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基于FPGA/CPLD設(shè)計(jì)交通控制器的開題報(bào)告

提問者:網(wǎng)友 2017-07-01
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基于FPGA/CPLD設(shè)計(jì)交通控制器的設(shè)計(jì)我們做過這個(gè)課題了 可以和我們交流下.........設(shè)計(jì)任務(wù)(一)有一條主干道和一條支干道的匯合點(diǎn)形成十字交叉路口,主干道為東西向,支干道為南北向。為確保車輛安全,迅速地通行,在交叉道口的每個(gè)入口處設(shè)置了紅,綠,黃3色信號(hào)燈。(二)要求:(1)主干道綠燈亮?xí)r,支干道紅燈亮,反之亦然,兩者交替允許通行,主干道每次放行55s,支干道每次放行25s。每次由綠燈變?yōu)榧t燈的過程中,黃燈亮5s作為過渡。(2)能實(shí)現(xiàn)正常的倒計(jì)時(shí)顯示功能。(3)能實(shí)現(xiàn)總體清零功能:計(jì)數(shù)器由初始狀態(tài)開始計(jì)數(shù),對(duì)應(yīng)狀態(tài)的指示燈亮。(4)能實(shí)現(xiàn)特殊狀態(tài)的功能顯示:進(jìn)入特殊狀態(tài)時(shí),東西、南北路口均顯示紅燈狀態(tài)。Verilog HDL作為一種規(guī)范的硬件描述語言,被廣泛應(yīng)用于電路的設(shè)計(jì)中。利用Verilog的設(shè)計(jì)描述可被不同的工具(包括驗(yàn)證仿真、時(shí)序分析、測(cè)試分析以及綜合)所支持,可用不同器件來實(shí)現(xiàn)。而可編程器件的廣泛應(yīng)用,為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。由于可編程器件可以通過軟件編程對(duì)硬件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu),使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣快捷方便。本文用Verilog HDL設(shè)計(jì)了一個(gè)交通燈控制系統(tǒng),主干道交通燈按綠-黃-紅變化,支干道交通燈按紅-綠-黃變化。設(shè)計(jì)采用了自頂向下的設(shè)計(jì)方法,首先根據(jù)功能將電路分為div(包括div1和div2)、counter、controller、Fenwei(包括Fenwei1和Fenwei2)、demx模塊,然后針對(duì)每個(gè)模塊進(jìn)行開發(fā)。利用QuartusII6.0中的仿真工具對(duì)每個(gè)模塊進(jìn)行仿真,保證功能正確。在此基礎(chǔ)上,將所有模塊連接起來,形成完整的設(shè)計(jì),并用QuartusII6.0中的仿真工具再次仿真。仿真結(jié)果表明功能正確,符合設(shè)計(jì)要求。最后利用QuartusII6.0將程序下載到Altera FPGA芯片EP1C3T144C8中,實(shí)際結(jié)果表明電路工作正常,滿足了設(shè)計(jì)要求。
回答者:網(wǎng)友
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